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- 2023-04-24 发布于北京
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本发明涉及一种多核SOC中非阻塞L1Cache，所述L1Cache包括ICache与DCache两个电路模块，ICache电路模块设计为8路组相联双bankSRAM为CPU取指阶段提供数据访问，DCache电路模块设计为8路组相联单bankSRAM为CPULSU取指阶段提供数据访问；ICache中控制电路以及流水线的设计；DCache中的控制电路、流水线、替换算法、缺失缓存队列（MSHR）以及一致性协议。本发明申请的多核SOC中非阻塞L1Cache解决了现有多核SOC中Cache访问
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 114020656 A
(43)申请公布日 2022.02.08
(21)申请号 202111305639.7
(22)申请日 2021.11.05
(71)申请人 中国电子科技集团公司第五十八研
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