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减少延迟单元的DDR DFE接收电路结构.pdfVIP

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  • 2023-05-10 发布于四川
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减少延迟单元的DDR DFE接收电路结构.pdf

    本发明公开了一种减少延迟单元的DDRDFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。本发明有效减少延迟单元的数量和面积，实现节省成本的目的。

    (19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 114520010 A (43)申请公布日 2022.05.20 (21)申请号 202210412885.0 (22)申请日 2022.04.20 (71)申请人 灿芯半导体（苏州）有限公司 地址

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