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本发明公开了一种逻辑电路近似实现方法，其在引入错误的同时可以将两个乘积项合并成一个乘积项，从而实现了逻辑函数的进一步简化；考虑到简单的逻辑函数的逻辑表达式往往对应简单的电路结构，因此，本发明方法使得一些逻辑电路有了更大的优化空间，在不影响逻辑电路正常应用的前提下，可以实现逻辑电路功耗、速度和面积等性能的进一步优化；本发明方法适用于逻辑功能可以用“与/或”形式逻辑函数描述的逻辑电路，“与/或”形式是逻辑函数一种普遍采用的表述形式，因此本发明方法可以广泛地应用到逻辑函数的近似化简化中，且本发明方法容
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 110880932 A
(43)申请公布日
2020.03.13
(21)申请号 20191
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