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本发明公开了一种优化迟滞功能的低压锁止电路、芯片及电子设备，涉及集成电路技术领域。所述优化迟滞功能的低压锁止电路中迟滞功能模块通过若干P沟道场效应管和N沟道场效应管来实现迟滞功能，此外，通过在主控制模块设置若干分压电阻的比值来灵活调整迟滞功能模块中迟滞的大小，而在输出缓冲模块利用若干场效应管构P沟道场效应管和N沟道场效应管组成一个精简的施密特缓冲器，由上述主控制模块、迟滞功能模块和输出缓冲模块组成的优化迟滞功能的低压锁止电路结构精简、具有迟滞功能，自带偏置，应用方便灵活，适用面广。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116111570 A
(43)申请公布日 2023.05.12
(21)申请号 202310170574.2
(22)申请日 2023.02.27
(71)申请人 深圳市长运通半导体技术有限公司
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