《EDA技术》课程教学大纲.docVIP

PAGE PAGE 1 《EDA技术》课程教学大纲 课程英文名称：Digital System Design With Verilog HDL 课程编号：0701000 学分：2.0 学时：32 课程教学对象 本课程教学主要对象为信息工程学院电子信息与通信类专业的本科学生，也可以是其它有关专业的学生。 课程性质及教学目的 本课程是信息工程学院电子与信息工程系各专业必修的重要专业课。计算机类等专业也可以选修本课程。本课程研究基于可编程逻辑器件的数字系统设计和实现方法。通过本课程的学习，使学生掌握：1）数字系统设计的基本思想和方法；2）可编程逻辑器件及其使用；3）EDA软件（MAXPLUS II和QUANTUS II等）的使用；4）利用VerilogHDL硬件描述语言进行数字电路和数字系统的设计，并用可编程逻辑器件实现。 对先修知识的要求 学生在学习本课程之前，应先修《数字电路与逻辑设计》等课程。 课程的主要内容、基本要求和学时分配建议（总学时数:20） 知识模块 知识点 要求 学时 学习方式 课外学习要求 1、EDA技术与数字系统设计 1.1 EDA技术及其发展 B 2 课堂讲授 + 自学 完成所有实验的设计，特别是最后2个实验； 完成自选设计。 1.2数字系统设计技术 A 1.3数字系统设计的流程 A 1.4常用的EDA软件工具 C 1.5 EDA技术的发展趋势 C 2、 CPLD/FPGA器件 2.1 PLD的分类 C 2.2 PLD的基本原理与结构 B 2.3低密度PLD的基本原理与结构 B 2.4 CPLD的原理与结构 A 2.5 FPGA的原理与结构 A 2.6 FPGA/CPLD的编程元件 B 2.7边界扫描测试技术 A 2.8 FPGA/CPLD的编程与配置 A 2.9 FPGA/CPLD器件概述 C 2.10 PLD的发展趋势 C 3、QuartusII集成开发工具 3.1 QII原理图设计 A 1 课堂讲授 + 自学 3.2 QII的优化设置 B 3.3 QII的时序分析 B 4、基于宏功能模块的设计 4.1 乘法器模块 B 2 4.2 除法器模块 B 4.3 计数器模块 A 4.4 常数模块 B 4.5 锁相环模块 B 4.6 存储器模块 A 4.7 其它模块 B 5、Verilog HDL设计初步 5.1 Verilog HDL简介 B 1 5.2 Verilog HDL举例 B 5.3 VerilogHDL的结构 B 6、Verilog HDL语法与要素 6.1 Verilog HDL语言要素 A 6.2 常量 A 6.3 数据类型 A 6.4 参数 A 6.5 向量 A 6.6 运算符 A 7、Verilog HDL行为语句 7.1过程语句 A 2 7.2块语句 A 7.3赋值语句 A 7.4条件语句 A 7.5循环语句 A 7.6编译指示语句 A 7.7任务与函数 B 7.8顺序执行与并发执行 A 8、数字设计的层次与风格 8.1数字设计的层次 A 2 8.2结构描述 A 8.3行为描述 A 8.4数据流描述 A 8.5不同风格的设计 A 8.6多层次设计 A 8.7基本组合电路设计 A 8.8基本时序电路设计 A 2 8.9三态逻辑设计 B 8.10 RAM设计 A 8.11 FIFO设计 C 9、有限状态机设计 9.1有限状态机 A 2 9.2 FSM的描述方法 A 9.3 状态编码 A 9.4 FSM设计要点 B 9.5 基于FSM的流水灯 A 9.6 基于FSM的AD转换控制器 B 课堂讲授 + 自学 10、 Verilog HDL设计进阶 10.1加法器设计 B 1 10.2乘法器设计 B 10.3乘累加器（MAC）设计 B 10.4奇数分频与小数分频 B 10.5数字跑表 A 2 10.6数字频率计 A 10.7交通灯控制器 A 2 10.8乐曲演奏电路 A 10.9多功能数字钟 C 10.10 1602LCD控制器 B 10.11 VGA控制器 B 10.12点阵液晶显示控制器 C 10.13 UART设计 C 11、 Verilog设计的优化 11.1设计的可综合性 A 1 11.2流水线技术 A 11.3资源共享 A 11.4过程 A 11.5阻塞赋值与非阻塞赋值 A 11.6 FPGA设计中毛刺的消除 A 建议使用教材及参考书 教材：《数字系统设计与Verilog HDL》(第4版)，王金明编著，电子工业出版社。 参考书：《从算法到硬线逻辑的实现—复杂数字逻辑的Verilog HDL设计技术和方法》，夏宇闻。 课程考核方式 总评成绩=考试成绩×70%+试验×20%+平时作业×10%。 课内实验（实训）环节及要求（总学时数：12） 序号