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本发明提供一种MRAM阵列的测试电路，包括：字线译码器、行选择器以及测试阵列，所述测试阵列的其中一列为测试列，所述测试阵列的全部行以每两行为一组合行，所述测试列上的位于每个组合行的第一行上的存储单元为测试单元，所述测试单元的MTJ底电极连接至所在组合行的第二行的字线，该字线作为测试信号线输出测试信号，其中，所述字线译码器，用于根据输入的地址信号，选中所述测试阵列的其中一组合行的第一行的字线，该字线在选中后被拉高；所述行选择器，用于根据所述字线译码器的选择结果，将选中的组合行的第二行的字线选择连接
(19)国家知识产权局
(12)发明专利
(10)授权公告号 CN 112259153 B
(45)授权公告日 2022.06.24
(21)申请号 201910663110.9 (56)对比文件
(22)申请日 2019.07.22
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