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本发明提供了一种基于FPGA的CameraLink数据发送系统，FPGA中的CameraLink协议的数据发送电路接收到28位数据信号和同步的像素时钟信号，像素时钟信号进入时钟模块，经过时钟模块的倍频处理后输出高速时钟信号和像素时钟信号，28位数据信号和高速时钟信号进入数据串行化接口模块，实现数据的串行化转换；像素时钟和串行后数据进入发送模块，转换为LVDS格式电平信号发送输出。本发明实现和使用灵活，通用性好，能够简化系统设计，提高资源利用率。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112433975 A
(43)申请公布日 2021.03.02
(21)申请号 202011311302.2
(22)申请日 2020.11.20
(71)申请人 中国航空工业集团公司洛阳电光设
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