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2023-05-31 发布于四川
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一种硬件加密引擎(8)包括用于通过存储器总线接收输入数据的直接存储器存取(DMA)输入模块(13)，及加密模块(15)。所述加密模块(15)包括具有输入寄存器长度的输入寄存器(20)，及配置成对所述输入寄存器(20)中的数据执行加密操作的电路系统(22)。所述硬件加密引擎(8)还包括长度小于所述输入寄存器长度的两倍的输入对齐缓冲器(16)，及用于对所述输入对齐缓冲器(16)中的输入数据执行对齐操作的对齐电路系统(23)。所述硬件加密引擎(8)配置成在缓冲不大于所述输入对齐缓冲器(16)的所述长度

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 112513856 A (43)申请公布日 2021.03.16 (21)申请号 201980049863.9 汉努 ·塔尔维蒂　 (22)申请日 2019.0

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