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基于多相电平敏感锁存器的集成电路优化系统和方法.pdfVIP

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  • 2023-06-04 发布于四川
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基于多相电平敏感锁存器的集成电路优化系统和方法.pdf

    基于多相电平敏感锁存器的集成电路优化系统和方法。本发明涉及一种集成电路优化系统和方法，该方法包括将边沿触发的时序元件(比如，触发器)转换为包含多相电平敏感锁存器的等效模块，继而采用某些基于电平敏感锁存器的优化技术，比如电平敏感锁存器重定时、和基于预测或者检测通过电平敏感锁存器的信号传输的优于最坏情况设计。本发明还涉及一种集成电路，其包含：边缘触发时序元件；部署在关键时序路径上的多相电平敏感锁存器；以及在所述多相电平敏感锁存器之间的逻辑线网，逻辑线网的输入信号来自第一组相位相同或相近的电平敏感锁存

    (19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116205175 A (43)申请公布日 2023.06.02 (21)申请号 202211570494.8 G06F 30/3312 (2020.01)

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