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本申请公开了一种确定端口时序约束的方法及相关装置，其中，所述确定端口时序约束的方法在获取了待分析数字电路和初始时序约束文件后，依据端口信息或所述初始时序约束文件对所述待分析数字电路中的各端口进行分类，并根据所述初始时序约束文件以及各端口的分类结果，确定各端口的时序约束，依据该方法设计者只需要在初始时序约束文件中约束块内部的寄存器之间的SDC信息约束路径，端口的时序约束会根据内部电路结构和信息自动产生，极大地简化了手写端口时序约束的复杂过程并且无需反复迭代，可一次性地生成完整且正确的端口时序约束，
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113033132 A
(43)申请公布日 2021.06.25
(21)申请号 202110448095.3
(22)申请日 2021.04.25
(71)申请人 中国科学院微电子研究所
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