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本发明公开了一种基于FPGA的可重构卷积神经网络加速器,包括内存DDR、中央处理器CPU以及卷积处理单元;所述卷积处理单元包括内存接口生成器MIG、指令BUF、IdataBUF、WdataBUF、OdataBUF、控制器和卷积计算模块;所述卷积计算模块具有五层结构,包括数据输入层、S形移位层、数据分享层、PE阵列层、输出数据层。本发明提供的加速器通过配置信息进行重构,能适应不同卷积网络的结构,充分利用FPGA片内计算资源加速卷积的计算过程,使得卷积计算模块所需的资源进一步减少。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113222130 A
(43)申请公布日 2021.08.06
(21)申请号 202110382085.4
(22)申请日 2021.04.09
(71)申请人 广东工业大学
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