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低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件.pdfVIP

低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件.pdf

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    本发明公开低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件。方法步骤：1)形成低缺陷密度高压N型阱和低压N型阱；2)形成自对准P型阱；3)兼容高低压兼容厚薄栅氧结构；4)兼容多层金属互连结构；器件包括衬底、高压N型阱、低压N型阱、自对准P型阱、LOCOS场氧化层、低压MOS薄栅氧化层、栅多晶层、P型MOS轻掺杂源漏注入区、侧壁保护层、P型MOS源漏注入区、多晶层、氧氮介质层、N型MOS源漏注入区、高压MOS厚栅氧化层、栅多晶层顶层氧氮介质保护层、硅/多晶硅‑金属层M1间接触孔、硅/多晶硅

    (19)国家知识产权局 (12)发明专利 (10)授权公告号 CN 113380799 B (45)授权公告日 2022.06.14 (21)申请号 202110591089.3 (51)Int.Cl.

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