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- 2023-06-26 发布于四川
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本申请涉及现场可编程逻辑门阵列电路技术领域，公开了一种FPGA技术映射的优化方法及系统，该方法先将输入的寄存器传输级电路分割成若干个子电路，再将用户指定的原电路输入和输出端时序约束按照“基本逻辑门延时模型”传导至各个子电路输入和输出端，并在此约束下对各个子电路进行技术映射。然后按照“查找表延时模型”对已经映射好的子电路重新计算并更新其时序约束，并且在调整后重新进行技术映射。重复对子电路时序约束更新和重新技术映射这两个步骤，直至所有子电路上的时序约束在数值上收敛。本申请能够得到时序性能更为优化的F
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116306412 A
(43)申请公布日 2023.06.23
(21)申请号 202310299491.3
(22)申请日 2023.03.24
(71)申请人 上海安路信息科技股份有限公司
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