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PAGE 1/ NUMPAGES 8 PAGE 11/ NUMPAGES 11 PAGE 1/ NUMPAGES 8 高等计算机体系结构 作业2： 单周期vs.多周期微体系结构 MIPS单周期微体系结构分析 75分 图1为基本的单周期MIPS实现。 图1 1.1 不同单元有不同的延迟时间。在图1中有七种主要单元。对一条指令而言，关键路径(产生最长延迟的那条路径)上各个单元的延迟时间决定了该指令的最小延迟。假设个单元的延迟时间如下表所示，回答下列3个问题。9分 指令存储器 加法器 多选器 ALU 寄存器堆 数据存储器 控制 400ps 100ps 30ps 120ps 200ps 350ps 100ps (a) 对一条MIPS的与指令(AND)而言，关键路径是什么？ 指令存储器(IM) - 寄存器堆(RF) - 多路数据选择器(MUX) - 算术逻辑单元(ALU) - 多路数据选择器(MUX) 关键路径延迟：400+200+30+120+30 = 780ps (b) 对一条MIPS的装载指令(LW)而言，关键路径是什么？ 指令存储器(IM) - 寄存器堆(RF) - 多路数据选择器(MUX) - 算术逻辑单元(ALU) - 数据存储器(DM) - 多路数据选择器(MUX) 关键路径延迟：400+200+30+120+350+30 = 1130ps (c) 对一条MIPS的相等则分支指令(BEQ)而言，关键路径是什么？ 指令存储器(IM) - 寄存器堆(RF) - 多路数据选择器(MUX) - 算术逻辑单元(ALU) - 多路数据选择器(MUX) 关键路径延迟：400+200+30+120+30+200 = 780ps 1.2 图1中基本的单周期MIPS实现仅能实现某些指令。可以在这个指令集中加入新的指令，但决定是否加入取决于给处理器的数据通路和数据通路增加的复杂度。对于下表中的新指令而言，试回答下列3个问题。18分 指令 解释 add3 Rd,Rs,Rt,Rx Reg[Rd]=Reg[Rs]+Reg[Rt]+Reg[Rx] (a) 对上述指令而言，哪些已有的单元还可以被使用？ 指令存储器(IM)、寄存器堆(RF)现存的读取数据端口和数据输出端口、算术逻辑单元(ALU) (b) 对上述指令而言，还需要增加哪些功能单元？ 寄存器的另一个读取端口（用于读取Rx）和第二个ALU（用于将Rx与Rs+Rt相加） (c) 为了支持这些指令，需要在控制单元增加哪些信号？ 需要一个控制信号来告诉新的ALU做什么，或者如果我们扩展了现有的ALU，我们需要添加一个新的ADD3操作。 当设计者考虑改进处理器数据通路时，往往要考虑性能与成本的折中。假设我们从图1的数据通路出发，其中指令存储器(Instruction Memory)、加法器(Add)、多选器(Mux)、ALU、寄存器堆(Registers)、数据寄存器(Data Memory)和控制单元(Control)的延迟分别为400ps、100ps、30ps、120ps、200ps、350ps和100ps，相应的成本分别为1000、30、10、100、200、2000和500。试根据表中的改进分别回答下列问题。 ? 改进 延迟 成本 优势 a. 更快的加法器 加法单元-20ps 每个加法单元+20 把已有的加法器用更快的加法器替代 b. 更大的寄存器堆 寄存器堆+100ps 寄存器堆+200 需要更少的load和store指令。这将导致指令数减少5% (d) 改进前后的时钟周期分别是多少？ 改进前的最长关键路径是： 指令存储器(IM) - 寄存器堆(RF) - 多路数据选择器(MUX) - 算术逻辑单元(ALU) - 数据存储器(DM) - 多路数据选择器(MUX) 改进后方案a时钟周期为：1130ps（改进后关键路径不变，因为加法器不再关键路径上所以不变） 改进后方案b时钟周期为：1130+100=1230ps:（寄存器在关键路径上） (e) 改进后将获得多大的加速比？（加速比：旧时钟周期/新时钟周期） a方案加速比为：1130/1130 = 1 b方案加速比为：（1/0.95）*（1130/1230）=0.97性能实际上有点减速。 (f) 比较改进前后的性能/价格比，进行这样的改进是否有意义？(按照性价比=性能/价格来计算) 改进前的全部器件的成本为：1000+2*30+3*10+100+200+2000+500 = 3890 a方案改进后的成本为：3890+20*2 = 3930 相对成本：(3890/3930) = 1.01 性能/价格比：1.01/1 = 1.01 改进没有意义，为了相同的性能付出