数字IC设计入门（10）初识数字芯片设计后端.pdfVIP

百学须先立志。——朱熹 数字IC设计⼊门（10）初识数字芯⽚设计后端 1. 什么是数字IC后端设计？ 完整的后端设计由后端半定制和后端全定制两个设计部分组成： 后端全定制设计是指在设计初期最先按照设计需求设计出的物理库单元，物理单元库由标准单元库、IP库及满⾜特殊需求的定制部件单元等 组成，该物理库为后续后端半定制设计提供物理实现基础。 后端半定制设计是指使⽤布局布线⼯具并基于后端全定制阶段完成的标准单元库及IP库并根据前端设计完成整个芯⽚的版图设计，这个过程 由称为数字后端设计（⾃动布局布线-APR）。 数字IC后端设计是指将前端设计产⽣的门级⽹表通过EDA设计⼯具进⾏布局布线和进⾏物理验证并最终产⽣供制造⽤的GDSII数据的过程。 其主要⼯作职责有：芯⽚物理结构分析、逻辑分析、建⽴后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代⼯⼚并提交⽣产 数据。 一寸光阴一寸金，寸金难买寸光阴。——《增广贤文》 海纳百川，有容乃大；壁立千仞，无欲则刚。——林则徐 2. 数字后端设计流程 数字IC设计后端流程如上图所⽰，主要分为以下步骤。 ①逻辑综合是将RTL代码映射为与⼯艺库相关的⽹表，该流程可放前端实现。逻辑综合中整个代码编译过程是在⼈为设定的约束条件 下进⾏，通过约束和设定⽬标来指导⼯具完成Compiler的⼯作。逻辑综合过程可以看成⼀个多⽬标（频率、⾯积、功耗）多约束的⼯ 程优化问题。输出的⽹表主要⽤于PR等流程。 ②DFT(Design ForTest，可测性设计)是在芯⽚内部加⼊可测试电路，它可让内部信号暴露给外部，其⽬的是⽅便芯⽚流⽚后测试。 常见的DFT技术有扫描测试（SCAN）、边界扫描测试（BSCAN）、内建⾃测试（BIST）、静态电流（IDDQ）测试等。SCAN设计 是将⾮扫描单元 （如普通寄存器）替换成可扫描单元，然后再把它们连接成扫描链；BSCAN测试⽬标通常是IO-PAD，常⽤于板级、 系统级追踪调试 ；BIST典型的应⽤是memory测试，也就是MBIST。 DFT⼀般有专门的部分负责，DFT设计完成后将正式进⼊后端设计流程。 ③数据导⼊。后端设计所需的设计数据主要包括前端设计后经过综合⽣成的门级⽹表、具有时序约束和时钟定义的SDC约束⽂件、物 理设计单元库数据。 ④布局规划( Floorplan ) 。该阶段完成设计中IO Pad、宏单元的物理布局、标准单元布局约束和电源⽹络布局实现。IO Pad预先留 出位置，⽽宏单元则主要根据时序要求进⾏摆放，标准单元则定义特定的区域范围由⼯具根据布局约束信息⾃动摆放，电源⽹络布局 完成芯⽚⼯作时所需要的合理供电⽹络。 ⑤单元放置( Placement )。布局规划后，宏单元、IO Pad的位置和放置标准单元的约束区域都已确定，APR⼯具根据⽹表和时序约 束信息进⾏ ⾃动放置标准单元⼯作。 ⑥时钟树综合( Clock Tree Synthesis )。该阶段⽤于实现芯⽚中的时钟树。芯⽚中的时钟需要驱动设计中所有的时序单元，时钟⽹络 及其使⽤的缓冲器构成了物理上的时钟树。 ⑦全局与细节布线( GlobalDetail Route)。布线是指在满⾜⼯艺规则和布线层数限制、线宽、线间距限制和各线⽹可靠绝缘的电性 能约束的条件下,根据电路的连接关系将各单元模块的输⼊输出端⼝⽤互连线连接起来。 ⑧电压衰减分析( IR-dropEM )。布线完成后，设计数据就基本确定了，对整个设计进⾏功耗及电压降分析就更加精确，因此通过电 压降分析评估电源⽹络是否达到设计要求。 ⑨时序验证与ECO。后端⼀般是通过静态时序分析来验证系统是否满⾜时序要求。ECO(⼯程修改，Engineering Change Order)是 对电路和单元布局进⾏⼩范围改动，不⽤重新布局布线，通过⼿⼯修改版图来满⾜功能和时序要求或修复⼀些bug，避免重复整个芯 ⽚的设计过程。 ⑩功能等价性检查。布局布线过程需要根据物理情况修改门级⽹表,所以通过等价性检查这个过程来确认最终的⽹表与前端提供的初始 ⽹表功能上是否⼀致。 物理验证。物理验证中主要包括DRC和LVS两⼤部分， DRC是对芯⽚版图中的各层物理图形进⾏设计规则检查，保证满⾜流⽚要 求。LVS保证物理验证流⽚出来的物理版图和实际设计的电路图⼀致。 Signoff，后端所说的signoff，是指将设计数据交给芯⽚制造⼚商