感知集成电路布局信息的时钟树主干拓扑生成方法及系统.pdfVIP

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2023-07-05 发布于四川
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感知集成电路布局信息的时钟树主干拓扑生成方法及系统.pdf

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本发明公开了一种感知集成电路布局信息的时钟树主干拓扑生成方法及系统，本发明实施步骤包括：将全芯片布局划分成若干格子；找出全芯片中障碍物位置区域；判断目标点和障碍物位置区域之间的位置关系，将起点和终点坐标点粘附或拓展到障碍物边界附近格子交叉点上；获取目标点到终点之间最短格子布放通道；在总步长最短通道中按指定间距插入时钟缓冲器，在时钟缓冲器插入点附近寻找可用摆放位置完成插入时钟缓冲器的摆放，完成时钟树主干的生成。本发明通过核心的自动化时钟树主干寻路以及对时钟信号绕线的保护，在一CPU芯片上创建了多个

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 109933857 A (43)申请公布日 2019.06.25 (21)申请号 20191