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本发明公开了一种基于UVM的芯片外设模块验证方法，以UVM方法学搭建验证平台，验证DUT发送数据与DUT接收数据，包括验证奇偶校验位、波特率设置的一致性；所述验证平台中包括TOP层、test层；其中，Top层负责产生系统的复位信号以及时钟信号，例化DUT，用interface组件连接DUT和验证平台；该验证平台使用基于SystemVerilog的UVM验证方法学，支持随机化激励的创建，相较于传统用verilog构建激励，能节省大量编写激励的时间，且使验证工作更具完备性；另外该平台具有可重性高的特
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116432593 A
(43)申请公布日 2023.07.14
(21)申请号 202310375102.0
(22)申请日 2023.04.10
(71)申请人 北京泽石科技有限公司
地址 10
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