数字时钟的Verilog代码.docxVIP

数字时钟的Verilog代码 功能说明： 可准确计时 可按键复位 可模式切换是正常计数还是调整秒位，或调整分位或小时位，再按置数键可调整 切换为调整模式时，相应的被调整位会2Hz的闪烁 注：我的FPGA开发板时钟为33.8688Mhz 我的主体代码里的信号都是1有效，但开发板按键按下去时是置0，所以我在主体代码的前面都使用了反相器。 代码均调试成功，没有任何问题，同学们可以放心复制粘贴。 模块说明 主体代码 按键消抖模块 分频器模块 我的主题代码中嵌入了按键消抖模块，按键消抖中又嵌入了分频器。请阅读此文档的同学不要漏加，否则不能正常工作 代码 主体代码 module clock(seg7,scan,clk,clr1,mode2,inc2); output[7:0] seg7; output[5:0] scan; input clk; //时钟输入20MHz input clr1; //清零端 input mode2; //控制信号，用于选择模式 input inc2; //置数信号 //按键全部反逻辑 wire clr,mode,inc; assign clr=~clr1; wire mode1,inc1; assign mode=~mode1; assign inc=~inc1; reg[7:0] seg7; //8段显示控制信号（abcdefg.dp） reg[5:0] sca