一种基于CPL逻辑的全加器电路.pdfVIP

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2023-07-22 发布于四川
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一种基于CPL逻辑的全加器电路.pdf

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本发明涉及集成电路设计技术领域，特别涉及一种基于CPL逻辑的全加器电路，包括：第一支路电路，用于生成求和信号所需要的异或电路；所述异或电路包括NMOS管n1、NMOS管n2、NMOS管n3、NMOS管n4、PMOS管p1、PMOS管p2、PMOS管p3、PMOS管p4；第二支路电路，用于生成进位信号所需要的选择器电路；同时异或电路需要作为选择器电路的前级以用于产生正确的进位信号；所述选择器电路包括NMOS管n5、PMOS管p5，构成一个2管选择器。本发明总共采用10个晶体管完成全加器的设计，极大

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116466911 A (43)申请公布日 2023.07.21 (21)申请号 202310323815.2 (22)申请日 2023.03.30 (71)申请人中国电子科技集团公司第五十八研