SJ_T 11701-2018通用NAND型快闪存储器接口.pdf

ICS 31.200L 56SJ备案号：中华人民共和国电子行业标准SJ/T11701—2018通用NAND型快闪存储器接口Common NAND flash memory interface2018-02-09 发布2018-04-01实施发布中华人民共和国工业和信息化部 福 SJ/T11701—2018目次前言范围12规范性引用文件3术语和定义4 物理接口4.1 信号描述。4.2 器件封装...4.3 极限工作电压4.4 推荐工作电压NDUS4.5直流参数5 阵列排布.TECHNOLOG5.1 通则5.2地址E出厂5.3始化5.4 器件和时序数据接6R通则6.1S福总线6.2M测试6.36.4时序参接口时6.527指令定义...147.1 指令集.147.2页读功能157.3两平面读，167.4页编程167.5回拷贝编程177.6.18两平面编程.197.7两平面回拷贝，7.8区块擦除...197.920两平面区块擦除7.10读状态.217.11读识别码（ID）217.12器件信息查询表.237.13读唯一识别码（UID）25重置.257.14附录A（资料性附录)器件封装尺寸描述.26I SJ/T11701—2018前言本标准按照GB/T1.1—2009给出的规则起草。请注意本标准的某些内容可能涉及专利，本标准的发布机构不承担识别这些专利的责任。本标准由全国半导体器件标准化技术委员会集成电路分技术委员会（SAC/TC78/SC2）提出并归口。本标准主要起草单位：上海复旦微电子集团股份有限公司、北京兆易创新科技股份有限公司、深圳市中兴微电子技术有限公司、深圳海思半导体有限公司。本标准主要起草人：肖磊、沈磊、马庆容、楼冰泳、苏志强。本标准为首次发布。II SJ/T11701-2018通用NAND型快闪存储器接口1范围本标准规定了通用NAND型快闪存储器的物理接口、阵列排布、数据接口和时序以及指令定义等。本标准适用于“异步”接口，对于“同步接口可参照执行。本标准支持1.8V/3.3V两种电源电压类型的NAND型快闪存储器（以下简称器件），同时还支持双其他电源电压和封装形式的NAND型快闪存储器产品也可参考执行。INDUSTRY2规范性引用文件心本章无条TECHNOLOGY3术语和定HO下列术适用于Y3.1器件NANDNANDTag在一个NAND封装片内S3. 2逻辑单元块ical unit number可以独立执行单人及报告内部状态的最小单元。每个NAND器件内个或者多个逻辑L单元块。3. 3一页缓存器PagebuffenD。外部主控可以通过发送列字节地址对页缓存页缓存器用于缓存NAND存储阵列的一个页内的数据。器进行访问。当外部数据写入NAND时，页缓存器缓存外部数据，编程操作时，页缓存数据搬至阵列。当数据从阵列读出时，阵列数据先搬到页缓存器。3.4平面地址plane平面为一个逻辑单元块中区块的集合。一个逻辑单元块可以包含一个，两个或者四个平面。两平面芯片将一个逻辑单元块划分为两个大的区域，可以同时进行编程、擦除、读操作的区块为2个，每个平面中各一个区块。1 SJ/T11701—20184物理接口4.1信号描述信号描述见表1。表1信号描述描述信号名输入输出准备/忙R/B#准备/忙信号指示目标芯片的状态。当信号为低时，表示一个或者多个逻辑单元块操作正在进行。该输出为开漏输出，并需要外部上拉。读使能RE#读使能信号打开数据通路，数据口可以串行输出数据。写使能WE#写使能信号控制了写入数据的锁存信号。指令，地址和数据在WE#的上升沿锁存至芯片。芯片使能CE#芯片使能信号选中了目标芯片。当芯片使能为高时，目标芯片处于准备状态，并且进入低功耗待机状态。当芯片使能为低时，目标芯片选中。电源VccIVcc为器件的供电电源。地1VssVss为地命令锁存使能CLEI命令锁存使能信号指示输入周期的总线类型，CLE为高代表命令周期。地址锁存使能ALE1地址锁存使能信号指示输入周期的总线类型，ALE为高代表地址周期。写保护1WP#写保护信号禁止Flash阵列的编程以及擦除操作。O端口，bit0-7100-10710IO端口为8位双向传输端口，可以用于输入地址、命令以及数据，也可以输出数据10端口，bit8-15108模式时，该8比特为双向16比特端口的高8比特，可以用于数据的输入和输出。厂商定义（vendorspecific)VSP这些管脚由NAND厂商保留用于定义一些功能。器件内部可能有上拉或者下拉电阻。推荐外部不接到主控。保留R这些管脚不应该接到主控4.2器件封装器件常用的封装类型及其物理尺寸参见附录A。4.3极限工作电压最大极限工作电压见表2，大于极限值的偏压条件可能导致器件的永久损坏。2 SJ/T11701—2018表2最大