一种集成结势垒肖特基的沟槽型功率MOSFET器件及工艺流程.pdfVIP

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2023-08-16 发布于四川
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一种集成结势垒肖特基的沟槽型功率MOSFET器件及工艺流程.pdf

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本发明公开了一种集成结势垒肖特基的沟槽型功率MOSFET器件及工艺流程，属于半导体制造技术领域，用于解决结势垒肖特基结构和MOSFET结构共同占用器件的有源区部分，若二者失衡，会导致较大的MOSFET导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱的技术问题。器件包括：外延层、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂P型区域；第一高掺杂P型区域的离子注入深度大于源极区域的离子注入深度；沟槽位于两个相邻的源极区域之间，所述沟槽的截面呈U形，

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116598355 A (43)申请公布日 2023.08.15 (21)申请号 202310501996.3 (22)申请日 2023.05.06 (71)申请人海科（嘉兴）电力科技有限公司地