(完整版)EDA历年试卷答案.docVIP

附表二： 武汉工业学院课程考核试题参考答案及评分标准学年： 2007-2008 一、简答题（25分，共5小题，每小题5分） 1. 一个完整的VHDL语言程序通常包括以下5个部分：（每条1’ 实体说明（Entity）：定义电路实体的外观：I/O接口的规格； 结构体（Architecture）：描述电路的内部功能； 配置（Configuration）：决定采用哪一个结构体； 程序包（Package）：定义使用哪些自定义元件库； 库（Library）：定义元件库。 2. 主要从以下几方面进行选择：（每条1’ （1）逻辑单元：CPLD适用于逻辑型系统，FPGA适用于数据型系统 。 （2）内部互连资源与连线结构：CPLD适用于实现有限状态机，FPGA适用于实现小型化、集成化。（3）编程工艺：CPLD采用EPROM结构，内部逻辑一经编程后还会以丢失，FPGA采用RAM型编程，是易失性器件，需与配置芯片配合使用。 （4）规模：中小规模电路设计可采用CPLD，大规模逻辑电路的设计采用FPGA。 （5）封装形式：小规模电路：PLCC，引脚数量大的系统宜选用SMD的TQFP、PQFP、BGA等封装形式。 3. MAX＋PLUSII的设计流程如下：（每步1’ （1）设计输入 （2）设计检查 （3）设计编译 （4）时序/功能仿真 （5）定时分析 注：用流程框图表示也算回答正确。 4. 这个过程可以分为： （1）系统性能描述与行为模拟：设计从系统的功能和性能要求开始。 （2）系统结构分解：将系统分解为若干子系统，子系统又可以再分解为若干功能模块。 （3）产生系统结构模型： （4）描述叶子模块：用数据流进行描述 （5）逻辑综合与设计实现：针对给定硬件结构组件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。 5. 顺序语句： 特点：在程序执行时，按照语句的书写顺序执行，前面的语句的执行结果可能直接影响后面语句的执行。（1’ 用途：主要用于模块的算法部分，用若干顺序语句构成一个进程或描述一个特定的算法或行为。顺序语句不能直接构成结构体，必须放在进程、过程中。（2’ 并行语句： 特点：不按书写顺序执行，可作为一个整体运行，程序执行时只执行被激活的语句。被激活的并行语句是同时执行的。（2’） 用途：主要用于表示算法模块间的连接关系，模拟实际硬件电路工作的并行性，可以直接构成结构体。（1’ 二、阅读分析题（30分，共3小题，每小题10分） 1.（1）真值表如下：(5’ 输 入 输 出 a、b ahb alb aeb ab 1 0 0 ab 0 1 0 a=b 0 0 1 （2）该电路是一个8位两输入比较器，（2’ a、b是两个8位输入端；（1’ ahb、alb和aeb为比较结果输出端，某种比较结果为真时，相应的输出端为“1”，其余端输出为“0”。（ 2. 该程序实现的是一个带复位端的8进制计数器的功能，cout端为计数到信号输出端，d2~d0为当前计数值输出端。（4’ 该电路的输入输出波形如下：（6’，第条波形1 3. （每个错处：指出：1’，改正：1 ① 实体名不能以数字开头，可改为ymq38; ② 输出引脚定义与程序中的输出不一致，可将输出引脚定义为y: out std_logic_vector(7 downto 0) ③ 进程(process)缺少begin,应在when-else语句前加一个begin; ④ 信号q使用前未声明，应在architecture的begin前加signal q: std_logic声明; ⑤ when-else语句对y赋值运算符（“=”）错，应改为“=”。 三、程序设计（共45分，第1、2、3题各10分，第4题15分） （注：程序设计题答案不唯一，以下仅为一种参考答案。） 1. 2-4译码器码参考程序如下：（答案不唯一，用case语句、with…select语句都可以。） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; (1’ ENTITY ym24 IS PORT( en : IN STD_LOGIC; select : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) (3’ ); END ym24; ARCHITECTURE bd OF ym24 IS BEGIN PROCESS(en) (1’ IF (en=’1