基于FPGA的VerilogHDL数字钟设计-.docx

r~i 基于FPGA的 Ver i l og HDL 数字钟设计 - 不盲而 不盲而 口 基于FPGA的Verilog HDL数字钟设计 专业班级 姓名 学号 一、 实验目的 掌握可编程逻辑器件的应用开发技术一一设计输 入、编译、仿真和器件编程； 熟悉一种EDA软件使用； 掌握Verilog设计方法； 掌握分模块分层次的设计方法； 用Verilog完成一个多功能数字钟设计； 学会FPGA的仿真。 二、 实验要求 功能要求： 利用实验板设计实现一个能显示时分秒的多功能 电子钟，基本功能： 1） 准确计时，以数字形式显示时、分、秒，可通 过按键选择当前显示时间范围模式； 2）