EDA期末考试试卷及答案.docVIP

一、单项选择题（ 30 分，每题 2 分） 1．以下对于适配描绘错误的选项是 B ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最后的下载文件 B．适配所选定的目标器件能够不属于原综合器指定的目标器件系 列 C．适配达成后能够利用适配所产生的仿真文件作精准的时序仿真 D ．往常， EDAL 软件中的综合器可由专业的第三方 EDA 企业提 供，而适配器则需由 FPGA/CPLD 供给商供给 2 ．VHDL 语言是一种构造化设计语言；一个设计实体（电路模块）包 括实体与构造体两部分，构造体描绘 D 。 A ．器件外面特征 B ．器件的综合拘束 C．器件外面特征与内部功能 D ．器件的内部功能 3 ．以下表记符中， B 是不合法的表记符。 A ．State0 B．9moon C． Not_Ack_0 D． signall 4 ．以下工具中属于 FPGA/CPLD 集成化开发工具的是 D A ．ModelSim B ．Synplify Pro C． MATLAB D ． QuartusII 5．进度中的变量赋值语句，其变量更新是 A 。 A ．立刻达成 B ．按次序达成 C．在进度的最后达成 D ．都不对 6．以下对于 CASE 语句描绘中错误的选项是 A A ．CASE 语句履行中能够不用选中所列条件名的一条 B ．除非全部条件句的选择值能完好覆盖 CASE 语句中表达式的取 值，不然最末一个条件句的选择一定加上最后一句“ WHEN OTHERS= 次序语句 ” C． CASE 语句中的选择值只好出现一次 D ． WHEN 条件句中的选择值或表记符所代表的值一定在表达式的 精选文档 取值范围 7． 以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ． STD_LOGIC_ARITH B． STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．鉴于 EDA 软件的 FPGA / CPLD 设计流程为： 原理图 /HDL 文本输入 → A →综合→适配→时序仿真→编程下载→硬件测试。 A ．功能仿真 B ．逻辑综合 C．配置 D ．引脚锁 定 9． 不完好的 IF 语句，其综合结果可实现 D A ．三态控制电路 B ．条件相或的逻辑电路 C．双向控制电路 D ．时序逻辑电路 10．以下语句中，属于并行语句的是 A A ．进度语句 B ．IF 语句 C．CASE 语句 D．FOR 语句 11．综合是 EDA 设计流程的重点步骤，综合就是把抽象设计层次中的 一种表示转变成另一种表示的过程；在下边对综合的描绘中， C 是错误的。 A．综合就是将电路的高级语言转变成初级的， 可与 FPGA / CPLD 的基本构造相映照的网表文件 B．综合可理解为，将软件描绘与给定的硬件构造用电路网表文件 表示的映照过程，而且这类映照关系不是独一的 C．综合是纯软件的变换过程，与器件硬件构造没关 D．为实现系统的速度、 面积、性能的要求， 需要对综合加以拘束， 称为综合拘束 12．CPLD 的可编程是主要鉴于什么构造 D 。 A ．查找表（ LUT ） B．ROM 可编程 . C． PAL 可编程 D ．与或阵列可编程 13． 以下器件中属于 Altera 企业生产的是 B A ．ispLSI 系列器件 B． MAX 系列器件 C． XC9500 系列器件 D． Virtex 系列器件 14. 在 VHDL 语言中，以下对时钟边缘检测描绘中，错误的选项是 D A ．if clkevent and clk = 1 then B ．if clkstable and not clk = 1 then C． if rising_edge(clk) then D ．if not clkstable and clk = 1 then 15． 以下对于状态机的描绘中正确的选项是 B A ．Moore 型状态机其输出是目前状态和全部输入的函数 B．与 Moore 型状态机对比， Mealy 型的输出变化要当先一个时钟周期 C． Mealy 型状态机其输出是目前状态的函数 ．以上都不对 精选文档 二、 EDA名词解说，写出以下缩写的中文含义（ 10 分，每题 2 分） 1． FPGA：现场可编程门阵列 2． HDL： 硬件描绘语言 3． LE： 逻辑单元 4． FSM： 有限状态机 5． SOPC： 可编程片上系统 . 三、程序填空题（ 20 分，每空 2 分） 以下是一个模为 60（ 0~59）的 8421BCD 码加法计数器 VHDL 描绘，请增补完好 LIBRARY IEEE; ； ENTITY ta IS PORT ( CLK : IN ST