一位全加器_可编程逻辑器件VHDL实验报告.doc

1.一位全加器实验报告 实验目的要求 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。设计程序独立完成全加器的仿真。全加器由两个半加器组合而成，原理类似。半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。 设计方法与原理图 图1是一个一位二进制全加器电路图，由图1所示，由两个半加器和一个或门构成一个一位二进制全加器；ain,bin为全加器的输入端，cin为全加器的低位进位，sum是全加器的全加和，cout是全加器的全加进位端；从而实现一位二进制全加器。 （图1）一位二进制全加器原理图 实验内容 按照教材上的步骤，在max plus II上进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 四、源程序 library ieee; use ieee.std_logic_1164.all; entity full_adder is port(a,b,cin:in std_logic; cout,sum:out std_logic); end entity full_adder; architecture fd1 of full_adder is component h_adder port(a,b:in std_logic; co,so:out std_logic); end component; component or2a port(a,b:in std_logic; c:out std_logic); end component; signal d,e,f:std_logic; begin u1:h_adder port map(a=ain,b=bin,co=d,so=e); u2:h_adder port map(a=e,b=cin,co=f,so=sum); u3:or2a port map(a=d,b=f,c=cout); end fd1; 五 过程性截图 六、仿真结果 （图2）一位二进制全加器仿真结果 七、分析结果与总结 由图2，本实验的目标已达成，及通过编写VHDL语言实现一个一位二进制全加器。通过图2可知，对输入量a, b, cin三者来说可以通过b的频率为cin的两倍，a的频率为b的两倍来实现输入信号。而输出波形则完全符合真值表的理论值，即s的输出为m(1,2,4,7)，cout的输出为m(3,5,6,7)。 由于本实验是给定源代码，也就是说本次实验只是一个简单的验证实验，只是让我们熟悉max plus II的操作环境与这个软件的使用方法。在实验中，还出现过这样的问题：输出波形出现很多毛刺，比对输入也有延迟。后来知道这只是因为max plus II原本就是按照元器件的真实特性进行的仿真，如果想要得到如图2一般的理想输出波形，只需在使用波形输出工具时选择理想波形再进行编译就可以了。