什么是时序分析？教你掌握FPGA时序约束.docVIP

什么是时序分析？教你掌握FPGA时序约束 No.1 什么是时序分析？ 时序分析本质上就是一种时序检查，目的是检查设计中所有的D触发器是否能够正常工作，也就是检查D触发器的同步端口（数据输入端口）的变化是否满足建立时间要求（Setup）和保持时间要求（Hold）；检查D触发器的异步端口（异步复位端口）的变化是否满足恢复时间要求（Recovery）和移除时间要求（Removal）。 No.2 时序分析有哪些类型？ 时序分析包括静态时序分析（STA）和动态时序分析。 动态时序分析： 将布局布线生成的布线延迟信息反标注到门级网表中进行仿真，检查是否存在时序违例。此时的仿真包括门延迟和布线延迟信息，能够较好反应芯片的实际工作情况。因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。 **静态时序分析：**采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 No.3 时序分析使用的工具有哪些？ ** **静态时序分析使用的工具： ①Xilinx Vivado Intergreated Design Environment Time Engine ②Altera Quartus II Timequest ③DC等 ** **动态时序分析使用的工具： ①Mentor Modelsim ②Cadence NC-Verilog ③Sysnopsys VCS No.4 静态时序分析之前的准备工作 撰写基本的时序约束文件，告知时序引擎一些必要的信息（比如时钟，输入输出延时等）。若没有正确的时序约束，那么时序分析的结果是没有意义的。 D触发器中Tsetup，Thold，Tco的由来 No.5 时序分析中的常用术语 源时钟 （Source Clock/Launch Clock，也称为发起时钟） 目的时钟 （Destination Clock/Capture Clock，也称为捕获时钟） 发起沿 （launch edge,源时钟产生数据的有效时钟沿） 捕获沿 （capture edge,目的时钟捕获数据的有效时钟沿） 发起沿通常在0ns，捕获沿通常在下一个发起沿，发起沿和捕获沿通常相差一个时钟周期。 No.6 一条普通时序路径的三要素 源时钟路径： 从源时钟的源节点（通常是FPGA的时钟输入引脚）到源寄存器的时钟端口的路径。当时序路径的起点是FPGA输入端口时，该时序路径是没有源时钟路径的。 数据路径： 从时序路径的起点到时序路径的终点之间的数据传播路径。时序路径的起点可以是源寄存器的时钟端口或FPGA的输入端口，时序路径的终点可以是目的寄存器的输入端口或FPGA的输出端口。 目的时钟路径： 从目的时钟的源节点（通常是FPGA的时钟输入引脚）到目的寄存器的时钟端口的路径。当时序路径的终点是FPGA的输出端口时，该时序路径是没有目的时钟路径的。 No.7 FPGA中常见的四种时序路径 第一种，从FPGA的输入端口到目的寄存器的数据输入端口 。 ** **数据由Board clock发起并在FPGA外部产生； ** **数据经过Input Delay的延迟后到达FPGA的输入端口； ** **数据经过FPGA的Internal Delay后到达由目的时钟驱动的目的寄存器。 这种路径是没有源时钟路径的，用户需要约束Input Delay和时钟来告知时序引擎必要信息，时序引擎才能正确的分析这种路径。 第二种，从源寄存器的时钟端口到目的寄存器的数据输入端口。 ** **数据由源时钟发起并在FPGA内部产生； ** **数据经过Data Path Delay后到达由目的时钟驱动的目的寄存器。 这种时序路径是最常见的，用户需要约束源时钟和目的时钟告知时序引擎必要的信息，时序引擎才能正确的分析这种时序路径。 第三种，从源寄存器的时钟端口到FPGA的输出端口。 ** **数据由源时钟发起并在FPGA内部产生； ** **数据经过Internal Delay后到达输出端口； ** **数据经过Output Delay后被Board Clock捕获到。 这种路径是没有目的时钟路径的，用户需要约束Output Delay和时钟来告知时序引擎必要信息，时序引擎才能正确的分析这种路径。 第四种，从FPGA的输入端口到FPGA的输出端口。 ** **数据横穿FPGA，没