四位十进制频率计设计EDA实验报告(五篇).docxVIP

Word文档下载后（可任意编辑） 第 第 PAGE 1 页 共 NUMPAGES 1 页 四位十进制频率计设计EDA实验报告(五篇) 四位十进制频率计设计EDA实验报告篇一 一、实验目的  1、掌握多位计数器相连的设计方法。  2、掌握十进制，六进制，二十四进制计数器的设计方法。  3、掌握扬声器的驱动及报时的设计。  4、led灯的花样显示。  5、掌握cpld技术的层次化设计方法。  二、实验器材  1、主芯片altera epf10k10lc84-4。2、8个led灯。  3、扬声器。4、4位数码显示管。5、8个按键开关（清零，调小时，调分钟）。  三、实验内容  根据电路特点，运用层次设计概念设计。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。  1、时计时程序： library ieee;use ;use ;  entity hour is  port(reset,clk : in std_logic;  daout : out std_logic_vector(7 downto 0));end hour;  architecture behav of hour is  signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);begin  p1: process(reset,clk)  begin  if reset=0 then  count＜=“0000”;  counter＜=“0000”;  elsif(clkevent and clk=1)then  if(counter＜2)then  if(count=9)then  count＜=“0000”;  counter＜=counter + 1;  else  count＜=count+1;  end if;  else  if(count=3)  then  counter＜=“0000”;  else  count＜=count+1;  count＜=“0000”;  end if;  end if;  end if;  end process;  daout(7 downto 4)＜=counter;daout(3 downto 0)＜=count;  end behav;  2、分计时程序： library ieee;  use ;use ;  entity minute is  port(reset,clk,sethour: in std_logic;  daout : out std_logic_vector(7 downto 0);  enhour : out std_logic);end minute;  architecture behav of minute is  signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin  p1: process(reset,clk)begin  if reset=0 then  count＜=“0000”;  counter＜=“0000”;  elsif(clkevent and clk=1)then  if(counter＜5)then  if(count=9)then  count＜=“0000”;  counter＜=counter + 1;  else  count＜=count+1;  end if;  carry_out1＜=0;  else  if(count=9)then  count＜=“0000”;  counter＜=“0000”;  carry_out1＜=1;  else  count＜=count+