可编程逻辑器件实验报告完整版.docVIP

2012秋《可编程逻辑器件》课程设计报告 2012秋《可编程逻辑器件》 课程设计报告 报告题目： 数字钟实验报告 姓名 学号 邮箱 成绩 组长 组员 设计内容概述 功能概述: 一个具有计秒、计分、复位的数字钟，数字钟从0开始计时，计满60秒后自动清零，分钟加1，最大计时显示59分59秒。用A7按键作为系统时钟复位，复位后全部显示00 00，重新开始计时。 1.2 输入输出接口： NET clk LOC = B8 ; NET dula[0] LOC = L14 ; NET dula[1] LOC = H12 ; NET dula[2] LOC = N14 ; NET dula[3] LOC = N11 ; NET dula[4] LOC = P12 ; NET dula[5] LOC = L13 ;NET dula[6] LOC = M12 ; NET dula[7] LOC = N13 ; NET rst LOC = A7 ;NET wela[0] LOC = F12 ; NET wela[1] LOC = J12 ; NET wela[2] LOC = M13 ; NET wela[3] LOC = K14 ; 系统框图及模块划分 采用自顶向下分层设计思想的大概设计示意图如下: 计时器 秒计数 分计数 动态显示 60进制 组员任务划分 1：负责本课题的开展，组织，协调及任务分配与安排问题，查找课题相关资料，完成主程序，及接口控制文件的编写。 2：完成分频器模块的程序编写，以及最后的报告整理。 3：查找课题相关资料，参与子程序计数器模块的编写。 4：完成数码管部分程序的编写，并完成程序的仿真及测试。 张 各模块详细设计 模块1：分频器 功能： 分频器，能将高频脉冲变换为低频脉冲，它可由触发器以及计数器来完成。由于一个触发器就是一个二分频器，N个触发器就是2N个分频器。如果用计数器作分频器，就要按进制数进行分频。例如十进制计数器就是十分频器，M进制计数器就为M分频器。 一般使用的石英晶体振荡器频率为32768HZ，要想用该振荡器得到一个频率为1HZ的秒脉冲信号，就需要用分频器进行分频，分频器的个数为2N= 32768HZ，N =15 即有15个分频器。这样就将一个频率为32768HZ的振荡信号降低为1HZ的计时信号，这样就满足了计时规律的需求：60秒=1分钟，60分=1小时。 输入输出接口定义 模块1输入输出接口定义 信号名称 方向 位宽 说明 rclk in 1 系统时钟 rst in 1 系统复位信号,低有效 dclk out 1 分频输出 模块详细设计思路： 分频器模块用verilog语言实现采用“计数-翻转”的方法。在模块中,当计数变量计数至某一值n时输出信号翻转一次,如此循环,便可以输出占空比为50%的方波信号,设计程序为： module DIV_FRE( rclk, dclk, rst); input rclk; input rst; output dclk; reg dclk; parameter DIV=50; reg[25:0] buff=26d0; always @(posedge rclk or posedge rst) begin if(rst) begin buff=0; dclk=0; end else begin if(buff==DIV-1) begin buff=0; dclk=1; end else begin dclk=0; buff=buff+1; end end end Endmodule 模块2：计数器 功能： 计时器包括分计数、秒计数，其中秒计数变化的频率和1Hz时钟信号的频率是一样的。在时钟运行的过程中有几个时间节点是需要特别注意的：59秒、59分59秒，这两个时刻将会产生进位，59分59秒这个时刻时间将会归零，只要注意这几个时刻的判断并采取相应的措施便可完成正常的计数。 模块2输入输出接口定义 信号名称 方向 位宽 说明 clk in 1 系统时钟 rst in 1 系统复位信号,低有效 num out 1 计数输出 模块详细设计思路： 本设计中计时器模块完全采用verilog语言描述,计时器的基本原理是利用两个模60计数