多路选择器实验报告.docVIP

实验报告 课程名称：逻辑设计与FPGA 项目名称： 多路选择器的设计 姓名： 专业：微电子 班级：13微电子学号： 同组成员 实验日期2015年10月 实验预习部分： 实验目的：熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测 试。 实验原理：选择器用于数字信息切换，4选1可用于4路信号的切换，它有 4个信号输入端，2个信号选择输入端，1个信号输出端，选择信号的状态不同 时，就可以使4路输入信号中的1路与输出信号端接通。输入端可选用开关或 按钮，输出连接LED以方便直观显示。 实验仪器：1、 PC机1台 2、 QuartusII系统 3、 开发板1块 实验步骤及方法： 新建一个文件夹，用来放置实验生成的文件。 创建工程。File→New Project Wizard→选择放置文件的文件夹并命名工程 →选择芯片Cyclone Ⅲ下面的EP3C16F484C6芯片→Finish. 输入源程序。打开 QuartusII，依次选择File→New→VHDL File→Save As （保存的文件名与实体名一致） 输入波形信号。File→New→Vector Waveform File→View→UtilityWindows →Node Finder→Filter→Pins:all→List→添加所有管脚→输入波形→Save As 仿真。设置功能型仿真，然后做好相关设置，仿真输出波形。截图记录数据。 实物验证。连接开发板到电脑，烧写程序到开发板，最后验证4选1多路数 据选择器。 换用另外的程序，继续烧写程序到开发板，比较不同VHDL下的4选1多路数 据选择器。 源程序如下 LIBEARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41a IS PORT (a,b,c,d,s0,s1:in std_logic; y:out std_logic); END ENTITY mux41a; ARCHITECTURE bhv OF mux41a IS SIGNAL S: std_logic_vector (1 downto 0); Begin S=s1s0; PROCESS (a,b,c,d) begin CASE(s) is when00= y=a; when01= y=b; when10= y=c; when11= y=d; when others =null; END CASE; END PROCESS; END ARCHITECTURE; library IEEE; library IEEE; use IEEE.std_logic_1164.all; entity mux41a is port (a,b,c,d,s0,s1:in std_logic; y:out std_logic); end entity mux41a; architecture bhv of mux41a is signal S: std_logic_vector (1 downto 0); begin S=s1s0; y=a when S=00 ELSE b when S=01 ELSE c when S=10 ELSE d; END bhv; library IEEE; use IEEE.std_logic_1164.all; entity mux41a is port (a,b,c,d,s0,s1:in std_logic; y:out std_logic); end entity mux41a; architecture bhv of mux41a is signal S: std_logic_vector (1 downto 0); begin S=s1s0; PROCESS (s1,s0) BEGIN IF（S=00） THEN y=a; ELSIF（S=01） THEN y=b; ELSIF（S=10） THEN y=c; ELSE y=d; END IF; END PROCESS; END bhv; 5．注意事项实验预习成绩（