3线8线译码器七段译码器实验报告.docVIP

实 验 报 告 数据选择器设计 12传感网 金涛 1228403019 实验目的 1.熟悉硬件描述语言软件的使用 2.熟悉译码器的工作原理和逻辑功能 3.掌握译码器及七段显示译码器的设计方法 二．实验原理 译码器是数字系统中常用的组合逻辑电路。译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或者另外一个代码。译码是编码的反操作。常用的译码电路有二进制译码器、二—十进制译码器和显示译码器。 实验内容 设计一个3线—8线译码器。 程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder3_8 IS PORT(a0,a1,a2,g1,g2a,g2b:IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder3_8; ARCHITECTURE rtl of decoder3_8 is SIGNAL indata :STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN INdata =a2a1a0; PROCESS(indata,g1,g2a,g2b) BEGIN IF(g1=1 AND g2b=0 AND g2a=0)THEN CASE INDATA IS WHEN000=Y WHEN001=Y WHEN010=Y WHEN011=Y WHEN100=Y WHEN101=Y WHEN110=Y WHEN111=Y WHEN OTHERS= NULL; END CASE; ELSE Y END IF; END PROCESS; END rtl; 仿真波形 仿真波形分析 g1g2ag2b为控制输入端，a2a1a0为数据输入端，y0y1y2y3y4y5y6y7为数据输出端。 仅当g1=1,g2a+g2b=0时电路工作，其余输出均为高电平。 当a2=0,a1=0,a0=0时，y0=0其余为1； 当a2=0,a1=0,a0=1时，y1=0其余为1； 当a2=0,a1=1,a0=0时，y2=0其余为1； 当a2=0,a1=1,a0=1时，y3=0其余为1； 当a2=1,a1=0,a0=0时，y4=0其余为1； 当a2=1,a1=0,a0=1时，y5=0其余为1； 当a2=1,a1=1,a0=0时，y6=0其余为1； 当a2=1,a1=1,a0=1时，y7=0其余为1； 实体框图 设计一个七段显示译码器 程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decled1 IS PORT(AIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END DECLED1; ARCHITECTURE BEHAV OF DECLED1 IS BEGIN PROCESS(AIN) BEGIN CASE AIN IS WHEN0000=DOUT=0111111; WHEN0001=DOUT=0000110; WHEN0010=DOUT=1011011; WHEN0011=DOUT=1001111; WHEN0100=DOUT=1100110; WHEN0101=DOUT=1101101; WHEN0110=DOUT=1111101; WHEN0111=DOU