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《计算机组成原理》创新性实验（一）报告 学院：计算机学院 教师：魏凤岐 系所：计算机科学系 专业：网络工程 学号：0121120838 姓名：白春耀 实验一、8位运算器的设计----原创 1 设计目的： 1）初步学习硬件逻辑电路建模，并用HDL语言描述硬件电路； 2）掌握应用quarter环境进行开发的流程。 2设计目标：设计一个具有寄存器，能够进行算术逻辑运算（包括移位运算）和逻辑运算的功能模块。 3模块设计规格及输入输出端变量说明： 1）8位运算，有四个寄存器，能够实现加、减、左移、右移、与、或等运算的模块。 模块原理框图 3）输入输出变量： s2,s1,s0：功能控制信号； clk：脉冲信号 sk：输入数据寄存器选择控制信号； in[7:0]：数据输入端； f：运算结果端； a：A寄存器值； b：B寄存器值； c：C进位寄存器值； z：结果值f是否为零（f=0则z=1）。 4）实现功能： 见表 1-1-1 运算类型 S3 S2 S1 S0 功能 算数运算 逻辑运算 算数运算 000 f=a+b 001 f=a-b 010 f=~a 011 f=a+1 移位运算 100 f=a逻辑右移一位 移位运算 101 f=a逻辑左移一位 逻辑运算 110 f=ab 111 f=a|b 4程序代码（需要注解） module bai(a,b,f,clk,sk,s,c,in,z); input sk,clk; input [2:0] s; input [7:0] in; output [7:0] a,b,f; output c,z; reg [7:0] a,b,f; reg c,z; always @(posedge clk)//检测上升沿 begin if(sk)//如果sk=1 a=in;//将输入端in的值存入寄存器A; else b=in;//否则存入寄存器B中； end always @(s or a or b)//三条件都满足 begin case (s)//功能选择 3b000:{c,f}=a+b;//有进位c=1,无进位c=0 3b001:f=a-b; 3b010:f=~a; 3b011:f=(a+1); 3b100:f=(a1); 3b101:f=(a1); 3b110:f=(ab); 3b111:f=(a|b); endcase if(f==8 z=1; else //如果f=0;则输出z=1,否则z=0 z=0; end endmodule 5测试时序图