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本发明涉及神经网络加速器技术领域，尤其涉及一种面向边缘端的多模式可配置的神经网络加速器电路结构，包括控制单元、特征图缓存单元、权重存储单元、3×3卷积单元、1×1卷积单元、数据路由单元、全局平均池化单元、双向缓存单元。其中的3×3和1×1卷积单元，实现可选择卷积模式、步长、并行方式，解决了卷积模块卷积计算的模式单一，FPGA内部的逻辑资源利用率低，速度慢的缺点；对深度卷积专门设计加速模块，具有资源利用率高，计算速度快的优点；计算过程中依赖内部缓存模块，减少对外部缓存的读写，可以提高数据带宽。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 116882467 A
(43)申请公布日 2023.10.13
(21)申请号 202311121017.8 G06F 15/78 (2006.01)
(22)申请日 2023.09.
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