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Verilog 期末复习题 Verilog 复习题 一、填空题 1. 用 EDA 技术进行电子系统设计的目标是最终 完成 的设计与实现。 ASIC 2. 可编程器件分为 CPLD 和 FPGA 。 3. 随着 EDA 技术的不断完善与成熟，自顶向下 的设计方法更多的被应用于Verilog HDL 设计当中。 4. 目前国际上较大的 PLD 器件制造公司有 ALtera 和 Xilinx 公司。 5. 完整的条件语句将产生组合电路，不完整的 条件语句将产生时序电路。 6. 阻塞性赋值符号为 = ，非阻塞性赋值符号 为 = 。 7 ．有限状态机分为Moore 和 Mealy 两种类型。 8 、EDA 缩写的含义为 电子设计自动化(Electronic Design Automation) 9 ．状态机常用状态编码有二进制、格雷码和独 热码。 10．Verilog HDL 中任务可以调用其他任务和函 数。 11．系统函数和任务函数