FPGA笔试必会知识点1--数字电路基本知识 .pdfVIP

FPGA笔试必会知识点1--数字电路基本知识 FPGA笔试必会知识点1--数字电路基本知识 组合逻辑与时序逻辑 组合逻辑电路：任意时刻电路输出的逻辑状态仅仅取决于当时输⼊的逻辑状态，⽽与电路过去的⼯作状态⽆关。 时序逻辑电路：任意时刻电路输出的逻辑状态不仅取决于当时输⼊的逻辑状态，⽽与电路过去的⼯作状态有关。 在电路的结构上，时序逻辑电路肯定包含有存储电路，⽽且输出⼀定与存储电路的状态有关。 COMS与TTL电平 常⽤逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，⽽CMOS则是有在12V的有在5V的。CMOS 输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端⼝加⼀上拉电阻接到5V或者12V。 CMOS的⾼低电平分别为：Vih=0.7VDD，Vil=0.3VDD；Voh=0.9VDD，Vol=0.1VDD。 TTL的为：Vih=2.0v，Vil=0.8v；Voh=2.4v，Vol=0.4v。 ⽤CMOS可直接驱动TTL。 TTL加上拉后可驱动CMOS。 上拉电阻作⽤ 1、当TTL电路驱动COMS电路时，如果TTL电路输出的⾼电平低于COMS电路的最低⾼电平（⼀般为3.5V），这时就需要在TTL的输出端接 上拉电阻，以提⾼输出⾼电平的值。 2、OD、OC门电路必须加上拉电阻，以提⾼输出的⾼电平值。 3、为加⼤输出引脚的驱动能⼒，有的单⽚机管脚上也常使⽤上拉电阻。 4、在COMS芯⽚上，为了防⽌静电造成损坏，不⽤的管脚不能悬空，⼀般接上拉电阻产⽣降低输⼊阻抗，提供泄荷通路。 5、芯⽚的管脚加上拉电阻来提⾼输出电平，从⽽提⾼芯⽚输⼊信号的噪声容限增强抗⼲扰能⼒。 6、提⾼总线的抗电磁⼲扰能⼒，管脚悬空就⽐较容易接受外界的电磁⼲扰。 7、长线传输中电阻不匹配容易引起反射波⼲扰，加上下拉电阻是电阻匹配，有效的抑制反射波⼲扰。 时序逻辑电路的三⼤⽅程与设计 描述⼀个时序逻辑电路时，主要由驱动⽅程、状态⽅程 （由驱动⽅程代⼊时序器件的特性⽅程得到）、输出⽅程这三⼤⽅程进⾏描述。 详细过程参考《数字电⼦技术基本教程》P181—gary计数器的设计 在设计时序逻辑电路时可以采⽤以下流程： 1.找出电路的状态转换图或者状态转换表； 2. 从状态转换图或者状态转换表中画出次态与输出的卡诺图，并进⾏化简； 3. 由化简的卡诺图得出状态⽅程，再由状态⽅程得出驱动⽅程和输出⽅程； 4. 由驱动⽅程和输出⽅程画出电路结构图； 5. 检查电路能否⾃启动。 同步逻辑与异步逻辑 同步逻辑：时钟之间有固定的因果关系； 异步逻辑：时钟之间没有固定的因果关系，电路中的触发器的状态不仅仅由时钟决定； 同步电路与异步电路 同步电路：电路中所有触发器的时钟输⼊端都接⾄统⼀的时钟信号 （并且同⼀触发沿触发），并且所有触发器的输出与统⼀的时钟 有效沿下保持同步输出。 异步电路：电路中所有触发器的时钟没有统⼀的时钟信号，所有触发器的输出不与统⼀的时钟有效沿下保持同步输出。 同步设计的优点： 1. 使⽤同步电路可以避免器件受温度T ，电压V ，⼯艺P的影响，避免⽑刺/亚稳态，使设计更可靠，单板更稳定； 2. 逻辑设计不依赖于每个逻辑器件的布线延迟，有利于器件的移植； 3. 同步电路可以很容易地组织流⽔线，提⾼芯⽚的运⾏速度，设计容易实现； 4. 有利于静态时序分析，验证时序的性能； 异步设计的缺点： 1. 容易产⽣⽑刺/亚稳态； 2. 异步逻辑时序的正确性依赖于每个逻辑器件的布线延迟，不利于器件的移植； 3. 不利于静态时序分析，验证时序性能； 同步复位与异步复位 同步复位：复位信号与时钟信号同时有效时进⾏复位动作； 优点： 1. 保证100%的同步，综合成同步时序电路； 2. 同步复位仅在时钟信号有效沿时有效，可以消除⽑刺 缺点： 1. 在FPGA中，同步设计需要采⽤组合逻辑进⾏设计，增加逻辑资源； 2. 需要进⾏复位信号脉冲展宽，保证复位信号时间⾜够长，以保证所有触发器都能有效复位； 3. 必须需要时钟信号才能完成复位，当电路存在门控时钟或使能时钟时，可能出现复位信号有效⽽时钟信号被禁⽌； 异步复位：只要复位信号有效就进⾏复位动作，与时钟信号⽆关； 优点： 1. 复位动作与时钟⽆关； 2. 在FPGA内部有专⽤的GSR资源，使复位信号的偏斜最⼩，⽆需组合逻辑，节省逻辑资源； 缺点： 1. 当复位信号撤除时，可能和时钟信号有效沿同时