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(完整)Verilog 期末复习题 (完整)Verilog 期末复习题 编辑整理： 尊敬的读者朋友们： 这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们 对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（(完整)Verilog 期末复习题） 的内容能够给您的工作和学习带来便利。同时也真诚的希望收到您的建议和反馈，这将是我们进 步的源泉，前进的动力。 本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快 业绩进步，以 下为(完整)Verilog 期末复习题的全部内容。 (完整)Verilog 期末复习题 Verilog 复习题 一、填空题 1。 用EDA 技术进行电子系统设计的目标是最终完成ASIC 的设计与实现。 2。 可编程器件分为 CPLD 和FPGA. 3。 随着EDA 技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL 设计当中。 4. 目前国际上较大的PLD 器件制造公司有ALtera 和Xilinx 公司。 5。 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路. 6。 阻塞性赋值符号为 = ，非阻塞性赋值符号为 = 。 7．有限状态机分为Moore 和Mealy 两种类型。 8、EDA 缩写的含义为电子设计自动化(Electronic Design Automation) 9．状态机常用状态编码有二进制、格雷码和独热码。 10．Verilog HDL 中任务可以调用其他任务和函数。 11．系统函数和任务函数的首字符标志为 ＄ ,预编译指令首字符标志为 ＃ . 12．可编程逻辑器件的优化过程主要是对速度和资源的处理过程. 13、大型数字逻辑电路设计采用的 IP核有软 IP、固IP和硬 IP。 二、选择题 1、已知 “a =1b’1； b=3b001；那么｛a,b}＝（ C ） (A） 4b’0011 (B） 3b’001 (C） 4b1001 (D） 3b101 2、在verilog 中，下列语句哪个不是分支语句？（ D ） （A） if-else （B） case (C） casez （D) repeat 3、Verilog HDL 语言进行电路设计方法有哪几种 （8 分） ①自上而下的设计方法 （Top—Down） ②自下而上的设计方法 （Bottom—Up） ③综合设计的方法 4、在verilog 语言中，a=4b’1011，那么 ＆a= （D ） （A） 4b’1011 （B) 4b1111 (C） 1b1 (D) 1b0 5、在verilog 语言中整型数据与 （ C )位寄存器数据在实际意义上是相同的。 （A) 8 （B） 16 (C） 32 （D) 64 6、大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确 的是___C____ 。 A．FPGA 全称为复杂可编程逻辑器件; B．FPGA 是基于乘积项结构的可编程逻辑器件； C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置； D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构. 7。 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行 速度（即速度优化）；指出下列哪些方法是面积优化___B______. ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键 路径法 A．①③⑤ B．②③④ C．②⑤⑥ D．①④⑥ (完整)Verilog 期末复习题 8、下列标识符中，_____A_____是不合法的标识符。 A．9moon