基于FPGA数据采集系统方案电子设计.docxVIP

thendata=(others=0);elsif(ctlgplatchflagevent现对高速A/D转换芯片ADC08200的采样控制，解决了传统方法的速度问题。使用VHD言采用电路结构 thendata=(others=0);elsif(ctlgplatchflagevent 现对高速A/D转换芯片ADC08200的采样控制，解决了传统方法的速度问题。使用VHD言采用电路结构 :INSTDLOGIC;:INSTDLOGICVECTOR(7DOWNTO0);:OUTSTDLOG 进行控制时，由于FPGA的时钟频率可达100MHZ以上，从而可实现数据的高速17采集，还可以把采样数 一．引言 传统的数据采集系统, 通常采用单片机或DSP 作为主要控制模块, 控制 AD 存储器和其他外围电路的工作。随着数据采集对速度性能的要求越来越高, 传统采集系统的弊端就越来越明显单。片机的时钟频率较低且需用软件实现数据 采集, 这使得采集速度和效率降低, 此外软件运行时间在整个采样时间中也占 很大的比例。而FPGA(现场可编程门阵列) 有单片机无法比拟的优势。 FPGA时钟 频率高, 部延时小, 全部控制逻辑由硬件完成, 速度快、 效率高。 在此技术基础 上, 为了满足数据采集对速度的要求, 本文就着重介绍了一种基于FPGA, 采用 VHD件描述语言设计实现的高速数据采集系统。 二．设计思路 本设计采用FPGA器件EP1C12Q240C现对高速A/D转换芯片ADC08200的采样 控制，解决了传统方法的速度问题。使用VHD言采用电路结构图为顶层向下的 方法；结合FIFO存储器的设计实现了高速A/D采集转换和转换后数据存储，并给 出了采样系统框图与FPGA部设计框图。 1 / 17 2 / 2 / 控制,传统方法一般是用CPU 控制,传统方法一般是用CPU或单片机完成的。其优点是编程简单、控制灵活，但缺点是控制周期长、速度慢， adclk接a/d转换器的时钟clk;adpd接adc08200的pd;wrfull;rdempty 译，仿真。最后下载到FPGA芯片中。2.3高速存储模块的设计FIFO是一种存储器参数可设置模块库，在 方式可以使设计得到简化.系统的连接图如图4所示.其中clk为时钟信号;rst为复位信号;d[7... 图1 系统框图 图2 FPGA部结构 一．硬件设计 对A/D转换器进行采样控制, 传统方法一般是用CPU或单片机完成的。其优点 是编程简单、控制灵活，但缺点是控制周期长、速度慢，例如MCS51系列单片机 最高时钟频率为12MHZ， AT89C2051单片机为24MHZ， 这样当A/D本身的采样速度比 较快时， CPU或单片机的慢速工作时序将极限制A/D高速性能的利用。 当采用FPGA 对其进行控制时， 由于FPGA的时钟频率可达100MHZ以上， 从而可实现数据的高速 17 cfifoco钟由外部引入，由分频模块得到想要的时钟。设计过程为编写VHD码，然后在 cfifoco 钟由外部引入，由分频模块得到想要的时钟。设计过程为编写VHD码，然后在QuartusII平台下进行编 数据采集、顺序储存和传送，传统的RAM型存储器已经无法满足要求。目前许多高速系统都采用FIFO作为缓 tate0type;whenothers=adclk=0;ctlgplatchflag= 采集，还可以把采样数据实时存入FPGA部的高速RAM中。本设计是利用FPGA直接 控制高速ADC08200对模拟信号进行采样，采集速度可达200MS/s ，然后将转换好 的8位二进制数据迅速存储到FPGA部的FIFO存储器中。在完成对模拟信号一个周 期的采样后， 由外部电路系统将存储器中的采样数据读出处理。 采用自顶向下的 设计方法可将本设计分为控制器模 块和FIFO缓冲模块 。 1. 系统的模块设计与功能仿真 ad 转换模块与高速存储模块结合调理电路与数据处理电路就构成了一个完 整的系统。调理电路和模拟信号经由a/d 转换器adc08200转换模块后变为数字信 号, 传给同样由fpga 控制的先进先出存储器fifo 这样就弥补了由单片机控制带来 的速度低的缺点.fpga 存储 的数字信号可 由单片机系统来读取和处理 . 在 quartus2平台下使用原理图输入方式可以使设计得到简化. 系统的连接图如图4 所示. 其中clk 为时钟信号;rst 为复位信号;d[7...0] 转换后的数字信号，接a/d 的输出;wr/rd 为读写控制;rdclk 为读时钟;aclr 为清零信号;adclk 接a/d 转换器 的 时 钟 clk;adpd 接 adc08200 的 pd;wrfull;rdempty 为 写 满 , 读 空 显