FD带时钟使能触发器支持架构频域.pdfVIP

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2023-11-03 发布于北京
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FD带时钟使能触发器支持架构频域.pdf

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FDE FDE D Flip-Flop with Clock Enable Architectures Supported FDE Spartan-II, Spartan-IIE Primitive Spartan-3 Primitive Virtex, Virtex-E Primitive Virtex-II, Virtex-II Pro, Virtex-II Pro X Primitive XC9500, XC9500XV, XC9500XL No CoolRunner X 3 No CoolRunner-II No FDE is a single D-type flip-flop with data input (D), clock enable (CE), and data D FDE output (Q). When clock enable is High, the data on the D input is loaded into the flip- CE Q flop during the Low-to-High clock (C) transition. C The flip-flop is asynchronously cleared, output Low, when power is applied. Spartan-II, Spartan-IIE, Spartan-3, Virtex, Virtex-E, Virtex-II, Virtex-II Pro, and Virtex- X8361 II Pro X simulate power-on when global set/reset (GSR) is active. GSR defaults to active-High but can be inverted by adding an inverter in front of the GSR input of the STARTUP_SPARTAN2, STARTUP_SPARTAN3, STARTUP_VIRTEX, or STARTUP_VIRTEX2 symbol. Inputs Outputs CE D C Q