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昇腾AI处理器：Ascend310和CANN简介

Ascend310AI处理器逻辑架构昇腾AI处理器的主要架构组成：芯片系统控制CPU（ControlCPU）AI计算引擎（包括AICore和AICPU）多层级的片上系统缓存（Cache）或缓冲区（Buffer）数字视觉预处理模块（DigitalVisionPre-Processing，DVPP）等AICore：集成了2个AICore。

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Ascend310AI处理器规格

Ascend310AI处理器逻辑架构

昇腾AI处理器本质上是一个片上系统（SystemonChip，SoC），主要可以应用在和图像、视频、语音、文字处理相关的应用场景。其主要的架构组成部件包括特制的计算单元、大容量的存储单元和相应的控制单元。该芯片大致可以划为：芯片系统控制CPU（ControlCPU），AI计算引擎（包括AICore和AICPU），多层级的片上系统缓存（Cache）或缓冲区（Buffer），数字视觉预处理模块（DigitalVisionPre-Processing，DVPP）等。芯片可以采用LPDDR4高速主存控制器接口，价格较低。目前主流SoC芯片的主存一般由DDR（DoubleDataRate）或HBM（HighBandwidthMemory）构成，用来存放大量的数据。HBM相对于DDR存储带宽较高，是行业的发展方向。其它通用的外设接口模块包括USB、磁盘、网卡、GPIO、I2C和电源管理接口等。

昇腾AI处理器的主要架构组成：

芯片系统控制CPU（ControlCPU）

AI计算引擎（包括AICore和AICPU）

多层级的片上系统缓存（Cache）或缓冲区（Buffer）

数字视觉预处理模块（DigitalVisionPre-Processing，DVPP）等

AICore：集成了2个AICore。昇腾AI芯片的计算核心，主要负责执行矩阵、向量、标量计算密集的算子任务，采用达芬奇架构。

ARMCPU核心：集成了8个A55。其中一部分部署为AICPU，负责执行不适合跑在AICore上的算子（承担非矩阵类复杂计算）；一部分部署为专用于控制芯片整体运行的控制CPU。两类任务占用的CPU核数可由软件根据系统实际运行情况动态分配。此外，还部署了一个专用CPU作为任务调度器（TaskScheduler，TS），以实现计算任务在AICore上的高效分配和调度；该CPU专门服务于AICore和AICPU，不承担任何其他的事务和工作。

DVPP：数字视觉预处理子系统，完成图像视频的编解码。用于将从网络或终端设备获得的视觉数据，进行预处理以实现格式和精度转换等要求，之后提供给AI计算引擎。

CacheBuffer：SOC片内有层次化的memory结构，AIcore内部有两级memorybuffer，SOC片上还有8MBL2buffer，专用于AICore、AICPU，提供高带宽、低延迟的memory访问。芯片还集成了LPDDR4x控制器，为芯片提供更大容量的DDR内存。

对外接口：支持PCIE3.0、RGMII、USB3.0等高速接口、以及GPIO、UART、I2C、SPI等低速接口。

昇腾AI处理器集成了多个ARM公司的CPU核心，每个核心都有独立的L1和L2缓存，所有核心共享一个片上L3缓存。集成的CPU核心按照功能可以划分为专用于控制芯片整体运行的主控CPU和专用于承担非矩阵类复杂计算的AICPU。两类任务占用的CPU核数可由软件根据系统实际运行情况动态分配。

除了CPU之外，该芯片真正的算力担当是采用了达芬奇架构的AICore。这些AICore通过特别设计的架构和电路实现了高通量、大算力和低功耗，特别适合处理深度学习中神经网络必须的常用计算如矩阵相乘等。目前该芯片能对整型数（INT8、INT4）或对浮点数（FP16）提供强大的乘加计算力。由于采用了模块化的设计，可以很方便的通过叠加模块的方法提高后续芯片的计算力。

针对深度神经网络参数量大、中间值多的特点，该芯片还特意为AI计算引擎配备了容量为8MB的片上缓冲区（On-ChipBuffer），提供高带宽、低延迟、高效率的数据交换和访问。能够快速访问到所需的数据对于提高神经网络算法的整体性能至关重要，同时将大量需要复用的中间数据缓存在片上对于降低系统整体功耗意义重大。为了能够实现计算任务在AICore上的高效分配和调度，还特意配备了一个专用CPU作为任务调度器（TaskScheduler，TS）。该CPU专门服务于AICore和AICPU，而不承担任何其他的事务和工作。

数字视觉预处理模块主要完成图像视频的编解码，支持4K分辨率，视频