基于FPGA实现的带有减小DRAM写延迟的Cache的DDR2控制器的设计的开题报告.docxVIP

基于FPGA实现的带有减小DRAM写延迟的Cache的DDR2控制器的设计的开题报告

一、选题背景

当前计算机系统中，内存系统的访问速度已成为影响系统整体性能的一大瓶颈。其中，Cache技术作为提升内存访问性能最有效的技术之一，已被广泛应用于现代计算机系统中。

在Cache技术中，缓存一般采用SRAM存储单元，由于其速度较快，已经很好地解决了Cache的访问速度问题。但是，SRAM的存储密度较小，相应的成本也较高，导致缓存所能存储的容量较小。因此，为了提高Cache的容量，DRAM作为另一种存储单元逐渐被引入Cache中。然而，DRAM的读写速度相对于SRAM而言较慢，会给Cache性能带来影响。

为了缓解DRAM写操作的延迟，专家学者们提出了一些解决方案。其中，异步管道（Asynchronoupipeline）的设计方案相对较为成熟，但是由于异步管道的复杂性，其设计难度较大。因此，本课题计划采用一种基于FPGA实现的缓存方案，其中DDR2控制器将减小DRAM写延迟的相关研究融入缓存设计中。通过提高DRAM的访问速度，使得缓存性能得到提升。

二、研究目的

本课题的主要研究目的是：

1.研究Cache技术在计算机系统中的应用，了解现有的Cache系统的特点以及存在的问题；

2.探索DDR2控制器的设计及其对Cache性能的影响；

3.设计缓存系统，并融合DDR2