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EDA实验报告（两位十六进制计数器）

实验二两位十六进制计数器

一、实验目的

1、继续熟悉Quartus环境

2、熟练掌握VHDL语言设计流程

3、了解Verilog语言的基本使用

4、熟悉DE2开发板上的时钟信号就LED显示器的使用

二、实验任务

1、完成第三章最后的实例，用7段数码管显示两位16进制数，clk输入用

FPGA上的50M信号

2、用VerilogHDL实现SW输入4位二进制数，用7段数码管按十进制显示

输出同时用LED灯显示

三、实验步骤

1、用VHDL实现两位16进制计数器

（1）新建VHDL源文件，命名为cn4e.vhd，设计实现一位16进制计数器，其代码如图2-1所示。

图2-1图2-2

（2）新建VHDL源文件，命名为vhdl2s，设计实现七段数码管译码器，其代码如图2-2所示

（3）新建VHDL源文件，命名为fenpin，设计实现分频电路，将输入的50MHz的时钟信号变为1Hz的时钟信号，其代码如图2-3所示

图2-3图2-4

（4）新建VHDL源文件，命名为my_pkg，将上三步实现的原件例化到my_pkg程序包中，方便以后使用，其代码如图2-4所示。

（5）新建VHDL源文件，命名为counter16，利用已经例化的三个原件实现两位16进制计数器及输出到七段数码管显示的电路（如图2-5），保存后将其设置为顶层文件，编译查看是否有错误。

图2-