DSP复习总结精1 - 工作总结 .docxVIP

耗低,运行稳定,访问效率高。片内存储器类型:片内双访问存储器—

耗低,运行稳定,访问效率高。片内存储器类型:片内双访问存储器—DARAM片内单访问程序/数据存储器—

DC转换器的应用:电平逻辑的匹配时序逻辑的匹配高速器件的接地高速器件的去耦7.高速ADC器件的选择:

式积分方式高速ADC转换器结构:并行比较型串-并比较型分路转换型6.高精度ADC转换器应用:精度与速

SP系统能否正常工作的最重要的一个因素。3.软件设计步骤4.系统集成系统集成是将软硬件结合起来,并组

1.DSP的优势:可控性强,稳定度高,精度高,抗干扰性强,实现自适应性,数据压缩,大规模集成。

2.实时数字信号处理:信号处理速度必须大于等于输入信号更新的速度,而且信号输入到

处理后输出的延迟必须足够的小

实时取决因素:芯片速度,运算量(数据率,算法复杂度

3.DSP子系统实现方式:通用CPU,加速处理模块,单片机,专用DSP芯片,可编程FPGA器件,通用可编程DSP芯片

3.DSP系统典型处理方法:数据流处理。

块处理

矢量处理

4.定点与浮点DSP芯片

定点:

小数Xf转换为定点数Xd:Xd=int(Xf×2Q

定点数Xd转换为小数Xf:Xf=float(Xd×2-Q

0.25的Q15表示法——0.25×215=8192=0x2000

0x4623的Q15表示小数——17955×2-15=0.547943

第一位为符号位

令译码(Decode、取操作数(Operand和执行指令(Execute

令译码(Decode、取操作数(Operand和执行指令(Execute。5.转移调用和返回指令转移

it的RAM完成8K16bit静态存储器与C2000的接口本地数据空间:直接寻址,间接寻址全局数据空

构成的乒乓存储器工作特点:人为的将双端口存储器分成两部分,使得存储器的读写操作分时工作,即同一时刻内

试第七步:系统测试与验证3.硬件设计步骤确定硬件方案------选型------设计--------

bit3bit3bit2bit2bitSef

浮点数=(-1S×2(e-127×1.f

-0.75=-(0.112=-(1.1-1=(-11.1×2(126-127

-0.75的IEEE单精度浮点格式数为:(BF400000H

5.DSPs芯片特点

算数单元:硬件乘法器是DSPs区别于早期通用微处理起的重要标志多功能单元使DSP在单位时间内完成更多的操作,提高了程序执行速度总线结构:哈弗总线结构

流水技术:是提高DSPs程序执行效率的另一个重要手段

专用寻址单元:地址的计算不再额外占用CPU时间

片内存储器:程序存储,数据存储,CACHE

丰富的外设

6.DSP处理器实现高速运算途径

硬件乘法器及乘加单元

高效的存储器访问

数据格式

零循环开销

多个执行单元

累加器与数值16384左移2位后相加(2直接寻址必须首先对

累加器与数值16384左移2位后相加(2直接寻址必须首先对DP进行设置以确定数据页面,然后再书写进行

寻址选择(1无增量或减量。指令使用当前AR内容作为数据存储器地址,指令执行完成后,当前AR的内容保持

表又称为中断地址,表明中断发生后,若DSP响应中断,指令执行的地址。(3可屏蔽中断设置中断标志寄存器

确定任务书中最复杂算法所需最大时间以及系统对实时性要求判断是能否完成工作。片内RAM容量及是否扩展-

专门的指令集

6.DSP评价方法:传统性能评价

MIPS----百-万指令每秒

MOPS----万操作每秒

MFLOPS----万浮点操作每秒

MACS------加次数每秒

完整应用评价

核心算法评价

7.选型依据:速度,精度,芯片资源,开发工具,支持多处理器,功耗与电源管理,成本。

8.哈佛总线结构包括6条总线:PAB(程序地址总线,DRAB(数据读地址总线,DWAB(数据写地址总线,PRDB(程序读地址总线,DRDB(数据读总线,DWEB(数据写总线

第二章.TMS320C200DSP处理器

1.内部结构

三个主要组成部分:中央处理单元,存储器,外设

同系列芯片具有相同的中央处理单元、总线结构和指令集。片内存储器以及外设有所区别

能接近地线差分布线技术正交布线合理布局布线。。。。13.避免传输线效应的方法:严格控制关键走线的长度软件非屏蔽中断:INTRk,NMI,TRAP(6中断服务程序ISR中断服务程序是用户编写的,是对中断浮点格式数为:(BF400000H5.DSPs芯片特点算数单元

能接近地线差分布线技术正交布线合理布局布线。。。。13.避免传输线效应的方法:严格控制关键走线的长度

软件非屏蔽中断:INTRk