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FPGA——SPI从从机机通通信信实实现现与与仿仿真真

⼀⼀、、设设计计思思路路

发送数据计数器

接收数据计数器

从机的时钟SCK是由主机⽀持的，以不是⼀个时钟域，接收时钟SCK需要防⽌亚稳态接两级触发器

因为边沿检测接两级触发器延后⼀拍，以接收的数据要再接⼀级触发器，与接收数据的边沿对齐

⼆⼆、、参参数数化化设设计计

从机代码参数说明

DATA_W:为接收、发送数据的个数

⼯作⽅式设置：

模式0：spi_sync复位时为0，接收计数器加⼀条件为上升沿（pedge），发送计数器加⼀条件为下降沿（nedge）

模式1：spi_sync复位时为0，接收计数器加⼀条件为下降沿（nedge），发送计数器加⼀条件为上升沿（pedge）

模式2：spi_sync复位时为1，接收计数器加⼀条件为下降沿（nedge），发送计数器加⼀条件为上升沿（pedge）

模式3：spi_sync复位时为0，接收计数器加⼀条件为上升沿（pedge），发送计数器加⼀条件为下降沿（nedge）

三三、、SPI从从机机代代码码（（⼯⼯作作模模式式3））

modulespi_slave(

clk//50MHz时钟

rst_n//复位

data_in//要发送的数据

data_out//接收到的数据

spi_sck//主机时钟

spi_miso//主收从发（从机）

spi_mosi//主发从收（从机）

spi_cs//主机⽚选，低有效（从机）

tx_en//发送使能

tx_done//发送完成标志位

rx_done//接收完成标志位

);

//改DATA_W的参数即可实现任意字节的发送和接收，现在是两字节发送和接收

parameterDATA_W=16;

parameterSYNC_W=2;

//计数器参数

parameterCNT_W=4;

parameterCNT_N=DATA_W;

inputclk;

inputrst_n;

input[DATA_W-1:0]data_in;

inputspi_sck;

inputspi_mosi;

inputspi_cs;

inputtx_en;

output[DATA_W-1:0]data_out;

outputspi_miso;

outputtx_done;

outputrx_done;

reg[DATA_W-1:0]data_out;

regspi_miso;

regtx_done;

regrx_done;

//中间变量

reg[SYNC_W-1:0]spi_sync;

wirenedge;

wirepedge;

regspi_mosi_reg;

//计数器变量

reg[CNT_W-1:0]cnt_rxbit;

wireadd_cnt_rxbit;

wireend_cnt_rxbit;

reg[CNT_W-1:0]cnt_txbit;

wireadd_cnt_txbit;

wireend_cnt_txbit;

regtx_flag;

//边沿检测

al