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本发明公开了一种低栅极电荷屏蔽栅MOSFET器件及其制作方法,将器件有源区部分沟槽区域的源极多晶硅或者栅极多晶硅通过接触孔与源极金属层相连,使得该部分区域不参与整个器件的导通,能够有效降低器件的栅极电荷,同时由于沟槽下方屏蔽栅的存在可以保障器件有足够击穿电压。该器件在中高压领域具有极大优势,当器件有源区50%的区域采用此种技术将使得器件的FOM最优值降低~46.5%(以150V耐压器件为例),从而最终使得器件最优值FOM降低并且拥有更高的性价比。该器件的制作方法能够很好的与现有屏蔽栅型MOSFE
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117476770A
(43)申请公布日2024.01.30
(21)申请号202311526152.0H01L21/336(2006.01)
(22)申请日2023.11
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