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2024-01-31 发布于四川
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本发明涉及一种申威众核处理器从核簇加速并行方法、设备及介质，属于电子信息技术领域；包括：应用程序优化阶段：对应用程序进行优化；输入导入阶段：将各从核所需的输入条件从主存储器传入LDM连续共享空间；计算与RMA传输阶段：计算从核即刻开始执行计算任务；从核将计算结果传输到主存储器时，由汇总从核将计算结果读取到本地LDM；汇总与整理阶段：汇总从核读取完计算从核此时的计算结果后进行整理；DMA传输阶段：将计算结果传输至主存储器中；重复执行上述阶段直到当前迭代次数达到预先设定的迭代总次数。本发明提供了适合

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN117472448A

(43)申请公布日2024.01.30

(21)申请号202311829650.2

(22)申请日2023.12.28

(71)申请人山东省计算中心（

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