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2024-02-14 发布于四川
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本发明提供一种时钟吞脉冲电路及电子设备，时钟吞脉冲电路包括吞脉冲控制信号产生模块及吞脉冲模块，在吞脉冲模块中，对输入时钟信号进行两级反相处理，得到输出时钟信号，并在两级反相处理之间加入选择性上拉处理，选择性地将某一时段的电平拉高，再结合后级的反相处理，能有效消除吞掉输出时钟信号的部分脉冲；消除吞掉脉冲是结合上拉和反相实现的，不再是通过开关的直接关断以切断传输来实现的，基于上拉开关管的快速导通和反相器的整形作用，即使控制时钟信号的频率较高，输出时钟信号也不会产生毛刺；同时，时钟吞脉冲电路的整体拓扑

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN117559968A

(43)申请公布日2024.02.13

(21)申请号202311502454.4H03K3/78(2006.01)

(22)申请日2023.11.1

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