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本发明涉及半导体封装技术领域,具体地说是一种3D堆叠芯片的封装结构及制作方法,封装结构的基板上方堆叠贴装有多层芯片,芯片的相邻两边的上方设有焊盘,上层的芯片与下层的芯片两边错开,使下层芯片的焊盘外露,上、下层的芯片的焊盘之间以及焊盘与基板之间通过引线键合,芯片外包裹有塑封料,基板下方连接有锡球。本发明还提供一种3D堆叠芯片的封装结构的制作方法。同现有技术相比,通过芯片的双边错开堆叠,双边打线与基板互联,大大提高了封装互联的高密度性,从而也使得前道芯片的设计焊盘分布范围从单一维度上升至二维方向上,
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117577619A
(43)申请公布日2024.02.20
(21)申请号202311711019.2H01L21/50(2006.01)
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