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- 2024-02-24 发布于四川
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本发明属于数字信息传输技术领域，尤其涉及一种CPU与FPGA间循环缓冲通信方法及系统，其包括CPU端写入FPGA端：基于发送循环缓冲队列，通过发起入队操作，将发送数据从CPU端写入FPGA端，CPU端读取FPGA端：基于接收循环缓冲队列，通过发起出队操作，并由接收中断事件触发数据接收线程，将接收数据从FPGA端读取CPU端，本发明解决了现有技术存在CPU与FPGA间直接DDR访问中存在直接访问风险大且直观性差、数据同步性较差、数据互斥及数据覆盖的问题，具有结构封装、统一接口、队列控制，实现了数据
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117591451A
(43)申请公布日2024.02.23
(21)申请号202410070825.4G06F12/0831(2016.01)
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