用于分段静态随机存取存储器（SRAM）阵列输入/输出的内置自测试电路.pdfVIP

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2024-03-02 发布于四川
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用于分段静态随机存取存储器（SRAM）阵列输入/输出的内置自测试电路.pdf

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本公开涉及用于分段静态随机存取存储器(SRAM)阵列输入/输出的内置自测试电路。存储器的阵列包括具有以行列矩阵布置的存储器单元格的子阵列，其中每行包括字线并且每个子阵列列包括局部位线。行解码器支持两种存储器操作模式：第一模式，其中在读期间致动存储器阵列中的仅一条字线；以及第二模式，其中在读期间同时致动每个子阵列一条字线。针对每列的输入/输出电路包括到子阵列的局部位线的输入端、耦合到位线输入端的列数据输出端，以及耦合到每个位线输入端的子阵列数据输出端。通过列数据输出端和子阵列数据输出端两者处的数据

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN117636995A

(43)申请公布日2024.03.01

(21)申请号202311095952.1(51)Int.Cl.

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