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高速比较器的设计机理研究

熊召新

(陕西理工大学物理与电信工程学院，陕西汉中723000)

比较器是模数转换器或数字DC-DC变换器的关键模块之一，决定着A/D和数字DC-DC变换器的速度、精度和功耗指标。比较器电路是数模混合集成电路中的最基本模块之一，被广泛应用于模数转换器(A/D)[1]、数字DC-DC转换器等电路系统中。随着数字通信、数字化雷达、软件无线电等技术的高速发展，推动比较器向着快速方向发展。与此同时，随着半导体技术的发展，半导体器件工艺尺寸的降低，促进在集成电路设计中采用更多低功耗设计技术。

在高速低功耗的模数转换器设计中，比较器是其中的关键模块，其速度、功耗和噪声等性能对模数转换器有着至关重要的影响。通常采用多级开环比较器[2]、动态锁存再生比较器[3-4]或预放大锁存比较器[5]等结构来获得较高的速度，多级开环比较器能够获得较高的速度和精度，但受到多级放大器带来的带宽限制影响，很难实现非常高的速度。动态锁存比较器可以实现较高的速度，

但是由于其结构限制，失调电压较大，精度较低。预放大锁存比较器，在动态比较器前增加一级放大器，速度和精度能力较为均衡。

本文以预放大锁存比较器为研究对象，研究了影响比较器速度的主要因素，研究结果表明，预放大器和数字锁存器之间的级间负载电容对比较器前置放大器速度影响较大，实际电路设计中要设法降低级间电容的大小