基于Verilog-HDL的32位分频计数器的设计.ppt

基于VerilogHDL的32位分频计数器的设计微电子高翔 VerilogHDL的优点VerilogHDL是一种通用的硬件描述语言，易学易用VerilogHDL允许在同一个电路模型内进行不同抽象层次的描述VerilogHDL绝大多数流行的综合工具都支持所有的制造厂商都提供用于VerilogHDL综合之后的逻辑仿真的元件库编程语言接口（PLI)是Verilog语言最重要的特性之一，它使得设计者可以通过自己编写C代码来访问VerilogHDL内部的数据结构。VerilogHDL的发展史VerilogHDL是在1983年，由GDA（GateWayDesignAutomation）公司的PhilMoorby首创的。PhilMoorby后来成为Verilog-XL的主要设计者和Cadence公司的第一合伙人。在1984~1985年，PhilMoorby设计出了第一个名为Verilog-XL的仿真器；1986年，他对VerilogHDL的发展又作出了另一个巨大的贡献：提出了用于快速门级仿真的XL算法。 随着Verilog-XL算法的成功，VerilogHDL语言得到迅速发展。1989年，Cadence公司收购了GDA公司，VerilogHDL语言成为Cadence公司的私有财产。1990年，Cadence公司决定公开VerilogHDL语言，于是成立了OVI（OpenVerilogInternational）组织，负责促进VerilogHDL语言的发展。基于VerilogHDL的优越性，IEEE于1995年制定了VerilogHDL的IEEE标准，即VerilogHDL1364-1995；2001年发布了VerilogHDL1364-2001标准。在这个标准中，加入了VerilogHDL-A标准，使Verilog有了模拟设计描述的能力。本论文的主要内容介绍一种软件实现分频器和32位计数器的设计思路．即采用大规模可编程逻辑芯片．并运用VerilogHDL．语言设计出一种分频器和32位计数器。运用VerilogHDL通用设计语言，将分频计数器电路设计为ASIC(ApplicationsSpecificIntegratedCircuit)芯片。VrilogHDL的设计流程及QuartusⅡ简介。32位分频器计数器的原理。32为分频计数器的源代码和仿真。分频计数器的基本原理 选择合适频率的晶振，然后对其分频，得到系统需要的时钟频率，再对这一频率时钟进行计数据。一般的计数器都有输入时钟信号，这里以晶振的输出时钟作为分频计数据器的输入时钟CLK。复位信号对各信号进行复位。片选信号用于选通芯片，以备读写计数值。写信号用于写计数初始值。读信号用于读取计数值。地址信号ADDR决定读写计数值的高位还是低位。CLKl为分频输出的时钟信号。c为输出的进位信号。DATA为双向数据信号+当系统为分频计数器写入初始值时是输入，当系统读取计数值时是输出。原理图实现功能综合程序仿真总结首先本文介绍了硬件描述语言的发展状况，并对国内发展提出了建议，然后对本文要用的硬件语言VerilogHDL进行了详细介绍，并对仿真所用的软件进行了介 绍。其次介绍了32位分频器计数器的原理，并介绍了其它的分频器，讨论了优缺点，并且详细介绍了本文所用的分频计数器的原理和介绍、分析。根据32位分频计数器的原理画出电路图，并用VerilogHDL语言进行程序编写。最后对所编写的程序用Quartus软件进行综合仿真。本文最终设计出了32位分频计数器，并且对原理及实现方法进行了详细介绍。用VerilogHDL语言编写出了源程序，也通过了综合仿真，波形仿真。但是还是存在一些问题，不是很成功，以后会继续学习跟研究的。谢谢